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黑桃k娱乐官网2,台积电5nm工艺详细解读

发表时间:2020-01-10 17:23:51  浏览次数:3432  
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黑桃k娱乐官网2,台积电5nm工艺详细解读

黑桃k娱乐官网2,之前翻译的tsmc 5nm工艺总结 是dick james发布在semiconductor digest上对台积电5nm制程的相关信息总结。从透露出来的信息来看,台积电将代替intel,引领半导体制造行业的技术走向。james所提到的那个iedm文档内,其实图片都是屏幕截图下来的(如下图所示),这篇文档还有其他信息没有展示出来。

所以接下来,我将结合之前所披露的5nm信息和这篇文档内的图表(包括被隐藏的),对台积电5nm工艺进行一个简短的解读,欢迎批评指正。

为了了解其5nm制程的一些细节,我们先回顾一下之前scotten jones对台积电5nm的分析: 台积电和三星的5nm工艺比较(下图)。在cpp 50nm,mp 30nm,sdb的情况下逻辑密度提升到了7nm的1.79倍,但是这次他们提供的是更激进的1.84倍(如下图所示),所以工艺上有更多的微缩和改进。

下面是对那篇文档内所有图表的解读。

图1表达出一个明确的信息,台积电的5nm瞄准的是ai和5g这两大热门。

图2所展示的信息之前有被报道过,同功率下速度提升15%,或者同速度下有30%的功耗降低,此外逻辑密度是7nm的1.84倍。令人惊奇的是会提供7个vt,所以7个vt的调法应该很有意思。随着gate length减小,gate的film stack依靠厚度调节vt的空间越来越小,界面偶极子的引入是必然,当然这也会让其tuning手法更显神秘。

图3是之前没有展现出来的,不过文字里面提到了。elvt提供了额外的10%的性能提升。此外这里写的是hpc3-fin提供了在额外的10%性能提升,据james的文章,其主要归功于via piller 和后段金属工艺的优化,所以整体提升了35%。关于这里的后段金属工艺优化,可能跟后面提到的石墨烯cap有关。

图4材料中没有呈现出来。

图5之前就有披露,不过james解释的比较粗糙,只是大概量了一下。结合之前scotten的预测,5nm的标准单元应该还是6t。而此处展示的图应该不是5nm节点的。证据是(图中红圈):左图的右下方还残留着刻度尺,大概可以看到是0.2um,量测下来,左图的标准单元高度大概 245nm。目测是台积电的7nm 6t标准单元的m1层。文中所说5张193i光罩也暗示了其工艺为salele,金属节距大概在40nm左右。这也解释了,为什么可以一张euv光罩可以搞定。

当然这里也体现了台积电的euv工艺能力,因为之前有一些文章表示,euv的t2t最多只能做到30nm(好像是三星披露的),这是达不到目前设计的要求的。上图中euv t2t已经做到跟靠cut做出来的t2t相当了。所以在真正5nm时其只需要两张euv光罩做lele或者salele即可,摒弃cut工艺。从epe的control方面看salele有其天然优势,从成本和through put方面lele更占优势。当然很遗憾,右边的euv图没有刻度,所以不清楚其对应尺寸是多少,当然也很难判断是7nm的euv改进版还是5nm版。笔者认为,如果1张euv替换5张193i光罩是完全对应的图片的话,右图比较高的可能性是7nm的euv改进版。所以文献中没有展示其5nm的后段金属工艺。

图6展现了其高迁移率沟道器件的id-vg关系图,这些图都是每年的例行公事。

图7在之前的文章中有呈现,18%的性能提升确实非常不错。james 提到的左图tem和右图的衍射图不匹配。为了验证这个说法搜索了一下,找到一张srruo3(好像也是金刚石结构)不同晶向的衍射图[1],对照上去看,确实右侧的衍射图为晶向的,所以这确实是比较疑惑的地方,当然也许这个猜测是错误的,望tem专家能帮助解惑。

此外还有一张表格1,主要讲的是euv工艺带来的电性上的提升,我猜测这个提升应该跟图5是对应的,也就是可能这个表格的数据是7nm193i版和euv版的性能比较。

图8材料中没有呈现出来。

图9在之前的文章中有呈现,0.021um2 的sram确实是当今最小的,去年iedm披露的其7nm sram面积是0.027um2。其cpp为57nm,fin pitch为30nm。hdsram 16f2算出来是0.02736 um2,比较符合0.027um2的数值,今年如果拿50nm的cpp和27nm fin pitch来算,得出的面积是0.0216um2,好像四舍五入不应该是0.021um2。所以这里其sram的版图在euv引入之后有特殊优化,就如表格1中所示可以再缩小5%。当然也有可能跟epi工艺有关,fully guided epi 可能可以帮助减小连根pmosfin之间的间距。

图10在材料中没有完整呈现出来,但是有两片不完整的碎片。里面提到会一个hshd的sram替代hc sram,到时候拭目以待。

图11和图12展现其良率已经非常高了,与图6一个性质,例行公事,展示一下牛逼的数据。

图13展现其器件可靠性。

图14只有一张图没有解释,可能跟其新型low k介电材料的可靠性相关。

图15 就是james 提到的超高密度mim,其介电材料材质可能和ti和sr这两个元素有关。2018年iedm,imec展示了其介电常数高达118的srtio3 base dram的电容电介质层[2]。可能接下来,也往栅极high-k层里引入,ti或者sr是一个趋势。

图16讲的是跟通信相关的,有兴趣的朋友可以看这个:高速serdes技术的发展趋势和挑战(上)。文中提到ibm在sscc 2019会议上发表的单通道128 gbit/s 1.3 pj/b的发送器和100 gbit/s 1.1 pj/b的接收器,基本代表了当前国际serdes技术的最高水平,当然这个是基于14nm的。这里5nm可以做到130g/s 0.96pj/b,也展示了其工艺能力。

当然james提到的低电阻contact和via,以及金属等离子体蚀刻,和石墨烯cap并没有在文中提到,应该是他在之前的会议和别的地方听说的。

金属的等离子体蚀刻之前imec在推销其bpr时有提及ru的回蚀刻工艺,和半大马士革工艺里也需要金属蚀刻工艺,所以这可能是一个趋势。至于被蚀刻的材料,应该是cu的可能性比较低。

石墨烯黏附到金属表面来提升性能之前iedm有文章报导过,具体查了一下,发现是斯坦福黄汉森教授的团队与lam和浙大合作做的研究[3]。现在黄汉森加入台积电,可能尝试将相关研究成果引入产线。

总的来说,台积电的工艺研发进度很快,也有一些新的技术尝试,让我们一起期待12月份的iedm。

参考文献:

[1] 1997 appl. phys. lett. j. c. jiang et al. “microstructure ofepitaxial srruo3 thin films on (001) srtio3”

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